Универсальный триггер
JK-триггер
JK-триггером называют автомат Мура с двумя устойчивыми состояниями и двумя входами J и K, который при условии J * K = 1 осуществляет инверсию предыдущего состояния (т.е. при J*K=1, Q(t+1) = Q(t)), а в остальных случаях функционируют в соответствии с таблицей истинности RS триггера, при этом вход J эквивалентен входу S, а вход K — входу R. Этот триггер уже не имеет запрещенной комбинации входных сигналов и его таблица истинности, то есть зависимость Q(t+1) = f имеет вид:
Таблица истинности JK-триггера:
| J | K | Q(t) | Q(t+1) |
По этой таблице можно построить диаграмму Вейча для Q(t+1), которую можно использовать для минимизации, и матрицу переходов:
| KQ(t) |
| J |
Матрица переходов JK-триггера:
| J | K | Q(t) | Q(t+1) |
| b1 | |||
| b2 | |||
| b3 | |||
| b4 |
| ____ | _ | |||
| Q(t+1) = J* | Q(t) | v | K | *Q(t) |
В интегральной схемотехнике применяются только тактируемые (синхронные) JK триггера, которые при C=0 сохраняют свое состояние, а при C=1 работают как асинхронные JK триггера.
Триггер JK относится к разряду универсальных триггеров, поскольку на его основе путем несложной внешней коммутации можно построить RS-, D— и T— триггера. RS-триггер получается из триггера JK простым наложением ограничения на комбинацию входных сигналов J=K=1, так как эта комбинация является запрещенной для RS триггера.
Счетный триггер на основе JK триггера получается путем объединения входов J и K.
Триггер задержки (D-триггер) строится путем подключения к входу K инвертора, на который подается тот же сигнал, что и на вход J. В этом случае вход J выполняет функцию входа D, а все устройство в целом реализует таблицу переходов D-триггера.
Лекция 6. Структурная схема конечного автомата
В структурной теории автомат представляют в виде композиции двух частей: запоминающей части, состоящей из элементов памяти, и комбинационной части, состоящей из логических элементов:
Комбинационная схема строится на логических элементах, образующих функционально полную систему, а память – на элементарных автоматах, обладающих полной системой переходов и выходов.
Каждое состояние абстрактного автомата ai, где i={0, n}, кодируется в структурных автоматах набором состояний элементов памяти Qi, r={1,R}. Поскольку в качестве элементов памяти используются обычные триггера, то каждое состояние можно закодировать двоичным числом ai = Q1a1Q2a2… Qrar. Здесь аi={0, 1}, a Q – состояние автомата . Отсюда:
| __ | ||
| Qa = | Q | ,еслиa=0 |
| Q | ,еслиa=1 |
Общее число необходимых элементов памяти можно определить из следующего неравенства . Здесь (n+1) – число состояний. Логарифмируя неравенство получим . Здесь ]C [ — означает, что необходимо взять ближайшее целое число, большее или равное C.
В отличии от абстрактного автомата, имеющего один входной и один выходной каналы, на которые поступают сигналы во входном X={x1,x2,…,xm} и выходном Y={y1,y2,…,yk} алфавитах, структурный автомат имеет L входных и Nвыходных каналов. Каждый входной xj и выходной yj сигналы абстрактного автомата могут быть закодированы двоичным набором состояний входных и выходных каналов структурного автомата.
| xi = o1a1 o2a2… oLaL |
| yg = Z1a1Z2a2… ZNaN |
Здесь ofи Zh– состояния входных и выходных каналов соответственно.
Очевидно число каналов L и N можно определить по формулам ; , аналогичным формуле для определения R.
Изменение состояния элементов памяти происходит под действием сигналов U=(U1,U2,…,Ur), поступающих на их входы. Эти сигналы формируются комбинационной схемой II и называются сигналами возбуждения элементарных автоматов. На вход комбинационной схемы II, кроме входного сигнала xj, по цепи обратной связи поступают сигналы Q=(Q1, Q2, …, QR), называемые функцией обратной связи от памяти автомата к комбинационной схеме. Комбинационная схема I служит для формирования выходного сигнала yg, причем в случае автомата Мили на вход этой схемы поступает входной сигнал xj, а в случае автомата Мура – сигнал xj не поступает, так как yg не зависит от xj.
Типы триггеров
В следующих разделах представлены принципы функционирования стандартных устройств. Они могут работать автономно либо в различных комбинациях. Сочетания триггеров в электронике применяют для построения сложных логических схем.
Что такое trigger RS типа
Эти элементы делят на группы по способам управления. Для удобства здесь и далее пояснения сделаны с помощью логических компонентов. При необходимости можно собрать аналогичный триггер на реле или транзисторах.
RS-триггер асинхронный
Работоспособную схему можно собрать из двух типовых элементов «И-НЕ».
Схемотехника, таблица состояний, графики сигналов
RS-триггер синхронный
В этой схеме при подаче «1» на С устройство обеспечивает режим «прозрачности». Изменения на входах R и S с минимальной внутренней задержкой отображаются в промежуточных точках /R и /S. После установки управляющего сигнала «0» включается хранение данных.
Переключение состояний происходит только при наличии управляющего (тактового) сигнала
D-триггер синхронный
На графиках работы видно, что изменение выходного сигнала происходит только при наличии «1» на входе С. Данные сохраняются в неизменном состоянии до поступления следующего импульса синхронизации. В этом цикле обеспечивается беспрепятственная проводимость данных.
Эти устройства имеют отдельный вход для информационных сигналов
D-триггер двухступенчатый
Как и в предыдущем примере, здесь используется один канал поступления данных – D. На схеме показано, как создано более сложное устройство из двух одноступенчатых блоков.
Двухступенчатая «защелка» с управлением синхроимпульсом
T-триггер синхронный
Такие устройства подходят для двукратного уменьшения частоты. На картинке показаны счетчики, собранные на базе триггеров RS и D типа.
Один выходной сигнал формируется на каждые два синхроимпульса
JK-триггер
Рабочие циклы этого устройства аналогичны рассмотренному выше триггеру типа RS. Главное отличие – изменение выходного сигнала на противоположное значение (инверсия) выходного сигнала после подачи «1» на K и J одновременно. Следует подчеркнуть отсутствие запрещенных комбинаций в информационных каналах.
Схема, собранная на элементах «И-НЕ»
Триггер — это оружие маркетологов
Этот термин очень любим маркетологами, поскольку безотказно служит им, принося прибыль. Изучив, что это такое в плане психологии, специалисты сферы продаж выстраивают целые маркетинговые стратегии, основанные на создание запускающих желание купить механизмов.
Реально хорошо работающие триггеры в маркетинге это:
Видеоролик, от начала до конца переполненный маркетинговыми триггерами:
Противостоять таким уловкам сложно, но возможно. Рекомендации из предыдущего раздела актуальны и здесь. Знайте «врага в лицо», прислушивайтесь к своим ощущениям, чтобы не допускать спонтанных действий.
Классификация
Если стандартные логические элементы являются строительными блоками комбинационных схем, бистабильные схемы, включая и RS-триггер, являются основными компонентами построения последовательностных логических устройств, таких, как регистры хранения данных, регистры сдвига, устройства памяти или счетчики. В любом случае рассматриваемые триггеры (разумеется, как и все последовательностные схемы) могут быть выполнены в виде следующих основных типов:
1. Асинхронный RS-триггер – схема, которая изменяет состояние сразу при изменении входных сигналов. Для рассматриваемого типа устройств ими являются сигналы на информационных входах R (сброс) и S (установка). Согласно установившейся практике, соответствующие входы называют так же, как и сигналы на них.
2. Синхронный RS-триггер, управляемый статически, работа которого синхронизирована с уровнем определенного тактового сигнала.
3. Триггер по п.2 с динамическим управлением, работа которого синхронизирована с моментами появления фронтов (или спадов) тактового сигнала.
Таким образом, если изменения состояния выходов происходят только при наличии тактового сигнала, который подается на отдельный тактовый вход C, то триггер является синхронным. В противном случае схема считается асинхронной. Чтобы сохранить свое текущее состояние, последовательностные схемы используют обратную связь, т. е. передачу части выходного сигнала на ее вход.
JK триггер
Выпрямитель тока
Другие широко распространенные виды логических схем – JK, D и Т, которые являются разработками RS триггера на логических элементах.
Недостатки схемы И-НЕ РС триггера:
- Необходимость избегать условия, когда оба входных сигнала равны 0;
- При изменениях состояния R и S, имеющих единичный входной сигнал, правильное блокирующее действие не всегда происходит.
Для преодоления этих недостатков была разработана схема JK триггера. Его входы являются теми же R и S, но им присвоены буквы J и K по имени изобретателя схемы, чтобы отличить от других триггеров. JK схема отличается от RS триггера тем, что она не имеет неопределенных или запрещенных входных статусов.
JK триггер
В JK добавлена входная схема синхронизации, предотвращающая неопределенное условие вывода, которое может случиться, если R и S равны единице. Поэтому в наличии четыре возможных комбинации ввода: 1, 0, «без изменений» и «переключение». Вход J соответствует S, а K – R. Кроме того, для каждого вентиля имеется третий вход. На выходе остаются Q̃ и Q.
Перекрестная связь RS триггера позволяет использовать ранее неопределенные условия работы триггера, когда оба входных сигнала равны 1, для создания «переключателя», так как два входа могут быть блокированы.
Схема JK – это триггер SR с обратной связью, который позволяет только одному из его терминалов (SET или RESET) быть активным в любой момент времени, тем самым устраняя недопустимое условие:
- Если активен терминал SET, вход J блокируется статусом 0 (Q̃) через нижний логический элемент И-НЕ;
- Если в действии терминал RESET, вход К заблокирован статусом 0 через верхний вентиль И-НЕ.
Так как Q̃ и Q всегда разные, они могут использоваться для манипулирования входом. Для JK триггера таблица истинности принимает следующий вид.
Таблица истинности JK триггера
Когда оба входа J и K имеют единицу на входе при высоком тактовом импульсе, схема может переключаться из состояния SET в RESET и наоборот.
RS — триггер
Первым будет рассмотрен RS-триггер. Его условное обозначение приведено на рисунке 1.
S (SET) — вход установки значения 1. R (RESET) — вход сброса (установки значения 0). Входы прямые — активны при подачи логической единицы, неактивны при подаче логического нуля.
Логика работы RS-триггера:
- S=0 R=0 — режим хранения информации (выходы не меняются, Q(t+1)=Q(t) )
- S=1 R=1 — режим записи единицы ( Q(t+1)=1 )
- S=0 R=1 — режим записи нуля ( Q(t+1)=0 )
- S=1 R=1 — запрещенная комбинация (оба входа активны). Значение Q зависит от реализации триггера (не определено в общем случае). Значение перехода из запрещенного состояния Q(t) в Q(t+1) тоже зависит от реализации.
RS — триггер с инверсными входами (рис. 2) работает аналогично, только входы становятся активны при подаче логического нуля, а неактивны при подаче единицы.
Классическая реализация RS-триггера
Классической является реализация RS-триггера на элементах «ИЛИ-НЕ» (рис 3.):
| S | R | Q(t) | Q(t+1) | no Q(t+1) | Описание |
| 1 | режим хранения нуля | ||||
| 1 | 1 | режим хранения единицы | |||
| 1 | 1 | установка в состояние 1 | |||
| 1 | 1 | 1 | режим хранения 1 | ||
| 1 | 1 | режим хранения нуля | |||
| 1 | 1 | 1 | сброс в ноль | ||
| 1 | 1 | запрещено | |||
| 1 | 1 | 1 | запрещено |
Временные диаграммы RS-триггера
Будем считать, что в триггере записано значение «0», попробуем записать «1» (рис. 4).
Если объединить входы R и S триггера, то выход будет определяться тем, какой из элементов сработает раньше («генератор случайных чисел»). Схема и временные диаграммы такого подключения приведены на рисунке 5.
Таблица истинности jk триггера практически совпадает с таблицей истинности синхронного RS-триггера. Для того чтобы исключить запрещённое состояние, его схема изменена таким образом, что при подаче двух единиц jk триггер превращается в счётный триггер. Это означает, что при подаче на тактовый вход C импульсов он изменяет своё состояние на противоположное. Таблица истинности jk триггера приведена в таблице 1.
Таблица 1. Таблица истинности jk триггера.
| С | K | J | Q(t) | Q(t+1) | Пояснения |
| x | x | Режим хранения информации | |||
| x | x | 1 | 1 | ||
| 1 | Режим хранения информации | ||||
| 1 | 1 | 1 | |||
| 1 | 1 | 1 | Режим установки единицы J=1 | ||
| 1 | 1 | 1 | 1 | ||
| 1 | 1 | Режим записи нуля K=1 | |||
| 1 | 1 | 1 | |||
| 1 | 1 | 1 | 1 | K=J=1 счетный режим триггера | |
| 1 | 1 | 1 | 1 |
Один из вариантов внутренней схемы JK-триггера приведен на рисунке 1. Он построен по классической двухтактной схеме. Приведенная на рисунке 1 схема удобна для изучения принципов работы данного триггера в счетном режиме.
Рисунок 1. Внутренняя схема jk триггера
Для реализации счетного режима в схеме введена перекрестная обратная связь с выходов второго триггера на входы R и S первого триггера. Благодаря обратной связи на входах R и S первого триггера никогда не может возникнуть запрещенная комбинация, а то, что она перекрестная, вводит новый режим работы — счетный. При подаче на входы j и k логической единицы одновременно JK-триггер переходит в счетный режим, подобно T триггеру.
Приводить временные диаграммы работы JK-триггера не имеет смысла, так как они совпадают с приведёнными ранее временными диаграммами RS- и . Условно-графическое обозначение приведено на рисунке 2.
Рисунок 2. Условно-графическое обозначение jk триггера
Цифровые микросхемы обычно собираются на элементах «И-НЕ». Тогда схема, приведенная на рисунке 1, преобразуется в схему, показанную на рисунке 3.
Рисунок 3. jk триггер, собранный на логических элементах «И-НЕ»
В промышленно выпускающихся микросхемах обычно кроме входов j и k реализуются входы R и S, которые позволяют устанавливать jk-триггер в заранее определённое исходное состояние. Именно так реализованы микросхемы 155ТВ1, 133ТВ1, SN7472. На рисунке 4 приведена цоколевка этих микросхем.
Физические реализации триггерных систем
В подзаголовке говорится о «триггерных системах» из-за того, что сами по себе эти устройства мало чего стоят. Но если необходимо сделать временную задержку перед выполнением или во время процедуры – их весьма сложно заменить. Также тот факт, что D-триггер может запросто длительное время работать без дополнительной настройки, позволяет его сделать очень ценным элементом любых схем, где необходима временная задержка. Для радиолюбителей они стали настоящим спасением при конструировании автоматических роботизированных станков, ведь эти элементы позволяют сделать временную задержку, необходимую для того, чтобы в рабочую область подать материал или деталь.
Триггер на логических элементах
Собсна гря про триггеры (в том числе и триггеры на транзисторах) уже вкратце было рассказано в отдельной статье, здесь-же немного по-подробнее и о том как сделать триггер из «подручных» базовых элементов.
Итак:
Триггер — это устройство, обладающее двумя состояниями устойчивого равновесия. Триггер еще можно назвать устройством с обратными связями. На рисунке изображена схема триггера на логических элементах ИЛИ-НЕ.
Такая схема называется асинхронным RS-триггером. Первый (сверху) выход называется прямым, второй — инверсным. Если на оба входа (R и S) подать лог. нули, то состояние выходов определить невозможно. Триггер установится как ему заблагорассудится, т. е. в произвольное состояние. Допустим, на выходе Q присутствует лог. 1, тогда на выходе не Q (Q с инверсией) обязательно будет лог. 0. И наоборот. Чтобы установить триггер в нулевое состояние (когда на прямом выходе лог. 0, на инверсном — лог. 1) достаточно на вход R подать напряжение высокого уровня. Если высокий уровень подать на вход S, то это переведет его в состояние 1, или как говорят, в единичное состояние (на прямом выходе лог. 1, на инверсном — лог. 0). И в том, и в другом случаях напряжение соответствующего уровня может быть очень коротким импульсом — на грани физического быстродействия микросхемы. То есть, триггер обладает двумя устойчивыми состояниями, причем эти состояния зависят от ранее воздействующих сигналов, что позволяет сделать следующий вывод —триггер является простейшим элементом памяти. Буквы R и S по-буржуйски set — установка, reset — сброс (предустановка). На рис. 2 RS-триггер показан в «микросхемном исполнении».
RS-триггер можно соорудить и на элементах И-НЕ, как показано на рисунке 3. Такая конструкция встречается тоже довольно часто:
Принцип работы такой же, как у триггера на элементах ИЛИ-НЕ, за исключением инверсии управляющих сигналов, т. е. установка и сброс триггера производится не лог. 1, а лог. 0. Другими словами, входы такого триггера инверсные. В описанных триггерах изменение состояния происходит сразу после изменения состояния на входах R и S. Поэтому такие триггеры называются асинхронными.
Если схему асинхронного триггера немного дополнить, то получим вот такое:
В таком триггере вводится дополнительный вход С, называемый тактовым или синхронизирующим. Изменение состояний триггера происходит при подаче сигналов лог. 1 на входы R и S и последующим воздействием на вход С тактового (синхронизирующего) импульса. Если на тактовый вход импульс не воздействует, то состояние триггера не изменится. Другими словами, изменение состояния триггера происходит под действием синхроимпульса, поэтому такие триггеры называются синхронными.
Регистры на триггерах
RS-триггер способен сохранять 1 бит цифровой информации. Если необходимо хранить несколько бит, например, цифровое двоичное слово из нескольких двоичных разрядов (в микроконтроллерах обычно 8 или 16), то триггеры могут соединяться параллельно, образуя регистры. Это простейшие устройства для временного хранения набора двоичных цифровых разрядов, в которых каждый триггер сохраняет значение одного разряда (0 или 1. т. е. один бит). Так, показанный ниже 4-разрядный регистр на RS-триггерах содержит четыре отдельных триггера.
Любое двоичное число от (0000)2 до (1111)2 может быть сохранено в этом регистре просто путем установки или сброса соответствующего триггера. Давайте предположим, что первый триггер установлен (Q1 = 1), второй сброшен (Q2 = 0), третий также сброшен (Q3 = 0), а четвертый установлен (Q4 = 1). Тогда двоичное число, записанное в регистр, будет (1001)2.
Кроме параллельных регистров, предназначенных для хранения цифровых слов, на RS-триггерах делаются и так называемые регистры сдвига, в которых разряды цифрового слова последовательно с приходом каждого тактового импульса сдвигаются влево или вправо на один разряд. Схема такого устройства на синхронных триггерах показана ниже.
Подобные регистры находят применение в схемах последовательных интерфейсов, когда поступающие из управляющего контроллера цифровые слова побитно передаются в линию связи.
D-триггер с работой по уровню (защелка) и по фронту
D-триггер получил название от английского слова «delay» — задержка, которая реализуется подачей сигналов на вход синхронизации. В раннее рассмотренном RS-триггере было два входных сигнала, но для передачи двоичного кода достаточно одного входа с разными уровнями напряжения: высокий (1) и низкий (0). На два входа нельзя было подавать единицу одновременно, поэтому в D триггере эти входы объединены с помощью инвертора (рисунок 1 а), что исключает возможность возникновения запрещенного состояния.
Рисунок 1 – а) усовершенствованная схема RS-триггера б) графическое изображение D-триггера
Триггер D может работать по уровню сигнала, он еще называется защелка. В таком устройстве нужно ограничивать длительность синхронизирующего сигнала, потому что пока синхросигнал подается — переходной процесс со входа поступает на выход.
Схема зещелки собранная на логических элементах 2ИЛИ-НЕ (синий провод – логический ноль, красный – единица):
Временная диаграмма работы:
Триггер-защелка включается в работу только по синхросигналу. Когда на С логический ноль, то выход Q хранит прошлое записанное в него состояние, при этом уровень напряжения на входе D никак не может на него повлиять. Если подать «1» на вход синхронизации, то устройство будет работать в режиме «прозрачности» — выходной сигнал мгновенно повторяет сигнал входа. Но при отключении синхросигнала в памяти триггера останется последнее состояние входа и именно оно будет на Q. То есть получается «защелкнутый входной сигнал».
Исходя из описанного принципа работы, составим таблицу истинности:
Х означает, что состояние не имеет значения, иногда обозначают, как «тильда»
D-триггер, работающий по фронту, не требует контроля длительности синхронизирующего (тактового) сигнала, потому что фронт сигнала С проходит практически мгновенно (не может длиться продолжительное время). Триггер, который будет запоминать информацию лишь по фронту синхросигнала, можно построить из двух D-триггеров, тактовый сигнал на которые будет подаваться в противофазе:
Соответственно, схему на логических элементах можно сконструировать с помощью четырех ИЛИ-НЕ и одного инверсного блока:
На рисунке 2 (анимации) в правом верхнем углу для упрощения восприятия, на первом кадре написана цифра «1». Начиная рассматривать с этого кадра, будет проще проследить принцип работы (синий цвет – «0», красный – «1»).
Временная диаграмма Д-триггера, работающего по фронту
Рассмотрим принцип работы. Q’ – выход первого триггера, Q – второго. Так как тактовый сигнал на первый и второй вход подаются инверсировано, то когда один находится в режиме хранения, другой пропускает информацию со входа на выход. По диаграмме видно, что значение на выходе триггера Q изменится только по спадающему фронту синхронизирующего (тактового) сигнала С. То есть значение на Q будет соответствовать величине напряжения на входе D в момент изменения синхросигнала с 1 на 0.
Так как данное устройство состоит из двух более простых устройств, то условное его обозначение следующее:
Где ТТ означает наличие в строении двух простых триггеров, а «треугольник» около входа С – работу триггера по фронту сигнала.
Недостаточно прав для комментирования
Атрибуты
Срабатывание Определяет, как обрабатывается тактовый вход. Значение Передний фронт означает, что триггер должен обновляться в момент, когда значение на тактовом входе меняется с 0 на 1. Значение Задний фронт означает, что он должен обновляться, когда значение на тактовом входе меняется с 1 на 0. Значение Высокий уровень означает, что триггер должен обновляться непрерывно, пока на тактовом входе 1. И значение Низкий уровень означает, что он должен обновляться непрерывно, пока на тактовом входе 0
Обратите внимание, что два последних варианта недоступны для T и J-K триггеров. Метка Текст внутри метки, привязанной к триггеру
Шрифт метки Шрифт, которым отрисовывается метка.
Классификация триггеров
- по способу приема информации;
- по принципу построения;
- по функциональным возможностям.
Асинхронный триггер
Асинхронный триггер — изменяет свое состояние непосредственно в момент появления соответствующего информационного сигнала.
Синхронные триггеры
Синхронные триггеры в свою очередь подразделяют на триггеры со статическим (статические) и динамическим (динамические) управлением по входу синхронизации C. Статические триггеры воспринимают информационные сигналы при подаче на вход C логической единицы (прямой вход) или логического нуля (инверсный вход).
Динамические триггеры воспринимают информационные сигналы при изменении (перепаде) сигнала на входе C от 0 к 1 (прямой динамический С-вход) или от 1 к 0 (инверсный динамический С-вход).
Статические триггеры
Статические триггеры в свою очередь подразделяют на одноступенчатые (однотактные) и двухступенчатые (двухтактные). В одноступенчатом триггере имеется одна ступень запоминания информации, а в двухступенчатом — две такие ступени. Вначале информация записывается в первую ступень, а затем переписывается во вторую и появляется на выходе. Двухступенчатый триггер обозначают через ТТ.
Классификация последовательных схем
Последовательные схемы могут быть использованы для простых триггеров или для создания более сложных систем: устройств памяти, счетчиков, регистров сдвига. Они подразделяются на три основные категории:
- Асинхронные, меняющие статус при включении;
- Синхронные, согласованные с тактовым сигналом;
- Комбинированные, реагирующие на запуск импульсов.
Важно! Если схема зависит от внешнего входа, то она является асинхронной. Если состояния меняются в зависимости от тактового сигнала, то она синхронная
Для сохранения состояния присутствует обратная связь, когда частично сигнал с выхода идет опять на вход.
Временные диаграммы
Скважность импульсов
Таблицы истинности иногда не являются лучшим методом описания последовательной схемы. Часто предпочтительнее временная диаграмма синхронизации, которая показывает, как логические состояния в разных точках цепи меняются со временем.
Временная диаграмма RS триггера
На рисунке видно, что в первый момент времени t1 оба сигнала высокие, что вызывает неопределенное состояние. Затем от t1 до t2 S равно 0, R равно 1 на выходе Q устанавливается 1. Еще два неопределенных состояния: от t2 до t3 и от t4 до t5. На промежутке t3-t4 происходит сброс схемы в 0 на выходе Q. А в пределах t6-t7 – недопустимое состояние схемы, когда R и S равны 0.
